DLL(Delay-Locked Loop)
  • AN 550: Using the DLL Phase Offset Feature in Stratix FPGAs and HardCopy ASICs
  • 應用在 DDR2 記憶體中之多相位輸出 數位延遲鎖定
    • 在高速的記憶體電路中,時脈訊號迅速的增加,造成內部訊號無法與外部訊號的相位同步,將使記憶體在擷取資料時抓到不正確的資訊,有時會甚至使記憶體無法正常的工作。為了解決這個問題,一般記憶電路皆採用鎖相迴路(Phase-Locked Loop, PLL)來當做內部時脈的產生,但由於 PLL 是閉迴路系統, 且有負載(Loading)與走線長短不同的問題,將會產生較大的時脈抖動(Jitter),進 而影響到資料的正確性。所以只是做訊號同步用時,則可採用延遲鎖定迴路(Delay-Locked Loop, DLL)來當同步電路,只為不會像 PLL 有時脈抖動的累積問題。
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